工程师们正在寻找有效地从复杂模块中散热的方法。
2022 年 6 月 7 日 - 作者：劳拉·彼得斯 (LAURA PETERS) 和凯伦·海曼 (KAREN HEYMAN )
将多个芯片并排放置在一个封装中可以缓解热问题，但随着公司进一步深入芯片堆叠和更密集的封装以提高性能并降低功耗，他们正在努力解决一系列与热相关的全新问题。
向先进封装的转变使芯片制造商能够满足高性能计算、人工智能和其他用途对更高带宽、时钟速度和功率密度的需求。这种变化通过分散芯片来缓解热问题，但它使热分析复杂化，因为一个芯片上的热点会影响相邻芯片的热分布。芯片之间的互连速度在模块中也比在 SoC 中慢。
“在世界转向多核等之前，你需要处理一个芯片上的最大功率约为每平方厘米 150 瓦的芯片，这是一个单点热源，”行业负责人 John Parry 说。 Siemens Digital Industries Software 的电子和半导体。“你可以在所有三个方向上散发热量，这样你就可以达到相当高的功率密度。但是当你有一个芯片时，在它旁边放另一个芯片，然后在旁边放另一个芯片，它们会相互加热。这意味着您不能容忍每个芯片具有相同的功率水平，这使得热挑战变得更加困难。”
这是 3D-IC 堆叠进入市场缓慢的主要原因之一。虽然从功率效率和集成的角度来看，这个概念是有意义的——并且在 3D NAND 和 HBM 中运行良好——但如果包含逻辑，那就是另一回事了。逻辑芯片产生热量，逻辑越密集，处理元件的利用率越高，热量就越大。这使得逻辑堆叠很少见，这解释了 2.5D 倒装芯片 BGA 和扇出设计的流行（见图 1）。
图 1：为满足功率密度、带宽和散热要求，高密度 VIPack 平台在六种架构中包含基于 RDL 和 TSV 的互连。资料来源：ASE
选择正确的封装
设计人员可以使用大量选项，选择最佳封装并在其中集成芯片对性能至关重要。组件、硅、TSV、铜柱等都具有不同的热膨胀系数 (TCE)，这会影响组装良率和长期可靠性。
“一般来说，如果你要长时间关闭某些东西，实际上关闭它可能对你有利，”Rambus 研究员和杰出发明家史蒂文·伍说。“但如果你基本上要关闭它并以更高的频率打开它 - 例如，每 100 秒 - 你可能会遇到热循环问题。PCB、焊球和硅都将以不同的速度膨胀和收缩。因此，在焊球可能破裂的封装角落处出现热循环故障并不罕见。所以人们可能会在那里放置额外的接地或额外的电源，这样如果你失去那个连接，它就不会沉没芯片，”
带有 CPU 和 HBM 的流行倒装芯片 BGA 封装目前约为 2,500 mm 2。Onto Innovation 软件产品管理总监 Mike McIntyre 说：“我们看到一个大芯片可能变成四五个小芯片。” “所以总的来说，事情必须发展，因为你必须拥有所有 I/O，这样这些芯片才能相互通信。所以你可以分散热量。根据应用程序，这可能会对您有所帮助。但其中一些得到了补偿，因为你现在有 I/O 在芯片之间驱动，而过去你在硅片中有一个内部总线来进行通信。”
最终，它变成了一个系统挑战，一系列复杂的权衡只能在系统级别处理。“我们可以通过先进的封装实现很多新事物，但现在设计要复杂得多，”Fraunhofer IIS 自适应系统部工程高级系统集成组组长 Andy Heinig 说。“当你让一切都如此紧密地结合在一起时，我们会有更多的互动。你必须检查你的流量。您必须检查配电。这使得设计这样的系统变得非常困难。”
事实上，有些设备非常复杂，很难轻易更换组件以便为特定领域的应用程序定制这些设备。这就是为什么许多高级封装产品适用于大批量或价格弹性的组件，例如服务器芯片。
小芯片模块仿真与测试进展
尽管如此，工程师们正在寻找新的方法来在封装模块构建之前对封装可靠性进行热分析。例如，西门子提供了一个基于双 ASIC 的模块的示例，该模块包含一个扇出再分布层 (RDL)，该扇出再分配层 (RDL) 安装在 BGA 封装中的多层有机基板顶部。它使用了两种模型，一种用于基于 RDL 的 WLP，另一种用于多层有机基板 BGA。这些封装模型是参数化的，包括在引入 EDA 信息之前的衬底层堆叠和 BGA，并支持早期材料评估和芯片放置选择。接下来，导入 EDA 数据，对于每个模型，材料图可以对所有层中的铜分布进行详细的热描述。
图 2：具有 RDL 扇出 WLP 的两个 ASIC 的热建模和一个用于有机 BGA 的单独热模型显示了通过基板和互连并向上朝向金属盖散发的热量的俯视图和横截面图。资料来源：西门子
JCET 技术营销总监 Eric Ouyang 与 JCET 和 Meta 的工程师一起，比较了具有一个 ASIC 和两个 SRAM 的单片芯片、多芯片模块、2.5D 中介层和 3D 堆叠芯片与单个芯片的热性能。 [1 ] 苹果对苹果的比较使服务器环境、带真空室的散热器和 TIM 保持不变。散热方面，2.5D 和 MCM 的性能优于 3D 或单片芯片。Ouyang 和 JCET 的同事设计了一个电阻矩阵和功率包络图（见图 3），可在早期模块设计期间使用，以确定是否可以在耗时的热仿真之前可靠地组合不同芯片的输入功率电平和设定的结温. 如图所示，安全区域突出显示每个芯片上满足可靠性标准的功率范围。
欧阳解释说，在设计过程中，电路架构师可能对要放置在模块中的各种芯片的功率水平有所了解，但可能不知道功率水平是否在可靠性范围内。这些图确定了小芯片模块中最多三个芯片的安全电源区域。该团队为更多芯片开发了一种自动功率计算器。
图 3：在 2.5D 中介层布局中，红色区域代表一个 ASIC 和两个 SRAM 芯片的安全功率水平，保持 Tj-Ta < 95°C。资料来源：长电科技
量化热阻 热量
如何通过硅芯片、电路板、胶水、TIM 或封装盖传递是众所周知的。存在标准方法来跟踪每个界面处的温度和电阻值，它们是温差和功率的函数。
“热路径由三个关键值来量化——从器件结到环境的热阻、从结到外壳[封装顶部]的热阻以及从结到电路板的热阻，”长电科技的欧阳说。他指出，JCET 的客户至少需要 ɵ ja、 ɵ jc和 ɵ jb，然后他们将其用于系统设计。他们可能要求给定的热阻不超过特定值，并且封装设计可以提供该性能。（有关详细信息，请参阅 JEDEC 的 JESD51-12，报告和使用封装热信息的指南。）
图 4：从芯片到封装到电路板的热阻量化了封装的散热能力。资料来源：长电科技
详细的热模拟是探索材料和配置选项的最便宜的方法。“运行芯片的模拟通常会识别一个或多个热点，因此我们可以在热点下方的基板中添加铜以帮助散热或更换盖子材料并添加散热器等。对于多个芯片封装，我们可以更改配置或考虑采用新方法来防止热串扰。有几种方法可以优化高可靠性和热性能，”欧阳说。通常，包装设计有一定的最高水平。欧阳指出，系统集成商可能会指定热阻 ɵ ja、 ɵ jc和 ɵ jb，不超过某些值。通常，硅结温保持在 125°C 以下。
在模拟之后，包装公司执行实验设计 (DOE) 以达到最终的包装配置。但由于使用专门设计的测试车辆的 DOE 步骤耗时且成本更高，因此首先利用仿真。
选择 TIM
在封装中，超过 90% 的热量通过封装从芯片顶部散发到散热器，通常是带有垂直鳍片的阳极氧化铝基。具有高导热性的热界面材料 (TIM) 放置在芯片和封装之间，以帮助传递热量。用于 CPU 的下一代 TIM 包括金属薄板合金（如铟和锡）和银烧结锡，其传导功率分别为 60W/mK 和 50W/mK。
随着公司从大型 SoC 过渡到小芯片模块，需要更多种类的具有不同特性和厚度的 TIM。
Amkor 研发高级总监 YoungDo Kweon 在最近的一次演讲中表示，对于高密度系统，芯片和封装之间的 TIM 的热阻对封装模块的整体热阻具有更大的影响。 [2] “功率趋势正在急剧增加，尤其是在逻辑方面，因此我们关心保持低结温以确保可靠的半导体运行，”Kweon 说。他补充说，虽然 TIM 供应商为其材料提供热阻值，但从芯片到封装的热阻 (ɵ jc)，在实践中，受组装过程本身的影响，包括芯片和 TIM 之间的键合质量以及接触区域。他指出，在受控环境中使用实际装配工具和粘合材料进行测试对于了解实际热性能和为客户资格选择最佳 TIM 至关重要。
空洞是一个特殊的问题。“材料在包装中的表现方式是一个相当大的挑战。你已经掌握了粘合剂或胶水的材料特性，材料实际润湿表面的方式会影响材料呈现的整体热阻，即接触电阻，”西门子的 Parry 说。“而且这在很大程度上取决于材料如何流入表面上非常小的缺陷。如果缺陷没有被胶水填充，它代表了对热流的额外阻力。”
以不同的方式处理热量
芯片制造商正在扩大解决热量限制的范围。“如果你减小芯片的尺寸，它可能是四分之一的面积，但封装可能是一样的。是德科技内存解决方案项目经理 Randy White 表示，由于外部封装的键合线进入芯片，因此可能存在一些信号完整性差异。“电线更长，电感更大，所以有电气部分。如果你将芯片的面积减半，它会更快。你如何在足够小的空间内消散这么多的能量？这是另一个必须研究的关键参数。”
这导致了对前沿键合研究的大量投资，至少目前，重点似乎是混合键合。“如果我有这两个芯片，并且它们之间几乎没有凸起，那么这些芯片之间就会有气隙，”Rambus 的 Woo 说。“这不是将热量上下移动的最佳导热方式。你可能会用一些东西来填充气隙，但即便如此，它还是不如直接硅接触好。因此，混合直接键合是人们正在做的一件事。”
但混合键合成本高昂，并且可能仍仅限于高性能处理器类型的应用，台积电是目前仅有的提供该技术的公司之一。尽管如此，将光子学结合到 CMOS 芯片或硅上 GaN 的前景仍然巨大。
结论
先进封装背后的最初想法是它可以像乐高积木一样工作——在不同工艺节点开发的小芯片可以组装在一起，并且可以减少热问题。但也有取舍。从性能和功率的角度来看，信号需要传输的距离很重要，而始终开启的电路或需要保持部分黑暗会影响热特性。仅仅为了提高产量和灵活性而将模具分成多个部分并不像看起来那么简单。封装中的每个互连都必须进行优化，热点不再局限于单个芯片。
可用于排除或排除小芯片的不同组合的早期建模工具为复杂模块的设计人员提供了巨大的推动力。在这个功率密度不断提高的时代，热模拟和新 TIM 的引入仍将是必不可少的。
——埃德·斯珀林为本报告做出了贡献
